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    32.768kHz晶振電路分析與設計

    振蕩電路用于實時時鐘RTC時,經常使用愛普生FC-135/135R貼片音叉晶振或者C2系列圓柱體晶振(32.768kHz的晶體諧振器)連接在OSC3 與OSC4之間而且為了獲得穩定的頻率必須外加兩個帶外部電阻的電容以構成振蕩電路。當然,還可以使用內嵌振蕩電路的SG7050EAN系列32.768kHz晶體振蕩器(有源)。問題是為什么一定要使用32.768kHz這個頻率呢?

    因為32.768kHz晶振產生的振蕩信號經過石英鐘內部分頻器進行15次分頻后得到1Hz秒信號,即秒針每秒中走一下,石英鐘內部分頻器只能進行15次分頻,要是換成別的頻率的晶振,15次分頻后就不是1Hz的秒信號,鐘就不準了。32.768K=32768=2的15次方,數據轉換比較方便、精確。因此在很多數字集成電路中都要用到實時時鐘(RTC , Real Time Clock) 電路,而確保RTC 工作計時準確的關鍵部分就是32.756kHz 的晶體振蕩電路。

      傳統的RTC 電路(實時時鐘模塊)是采用反相器對晶振產生的波形做整形,所用起振時間需要幾個ms ,如果用過多的反相器會加大電路功耗。本文提出一種用晶體起振電路模型和比較器搭建的晶振電路,晶振模型部分用于產生32. 768kHz的正弦波,比較器部分將波形整形為終需要的時鐘波形。但是本文中所介紹的整個晶振電路的起振時間只需要幾個μs ,而且電路所需靜態電流少,耗功率小,版圖所占面積也小。整個電路用基于Hsice 做了仿真,驗證了電路各參數的準確性及電路的可實現性,并已成功流片并用于基于0. 18μm 工藝下的某系列音頻芯片中,為其提供實時時鐘。

      1  電路結構

      圖1 所示為振蕩電路結構框架,將晶振模型產生的正弦信號IN 和OUT 作為輸入,進入比較器比較后,產生穩定的32k 時鐘波形。

    圖1  晶振的整體電路

    圖1  晶振的整體電路

    2  具體電路分析

      按晶振部分和比較器部分分別給出具體電路的分析。

      2. 1  晶振部分的電路分析

      圖2 所示是晶振部分所用的具體電路,其中,R1 , C1 ,L1 , Cp 是晶體的等效模型電路。R1 是晶體的等效串聯電阻,其值表示晶體的損失,L1 , C1 分別為晶體的等效串聯電感和電容,這兩個值決定晶體的振蕩頻率為32. 785kHz ( f = 1P2pi √LC) , Cp 是晶體輸入輸出引腳間的電容,其值為5 p , Cl1 , Cl2 是晶體的負載電容。圖2 中NMOS管M1 作為一個單級反相放大器通過晶振等效電路形成正反饋,從而和柵源( G , S) ,漏源( D , S) 之間的兩個負載電容一起形成Pierce 振蕩電路的結構。Ribias 和Rg 為NMOS管提供偏置電壓。該晶振部分電路在滿足巴克豪林準則的條件下可以振蕩。

    圖2  晶振部分的具體電路。

    圖2  晶振部分的具體電路。

      以下通過負阻的角度來分析電路的工作原理,圖3 所示為晶振部分等效串聯諧振電路,其中NMOS 管M1 和Cl1 , Cl2 的阻抗可以等效為:

      其具體等效方法為: 設流進OUT 點的電流為I ,Ribias 兩端的電壓為V ,NMOS 管上的漏電流為gmVIN ,則:

      聯立這兩個式子,消去VIN 即可得到:

      從而,起振電路的等效阻抗:

     

     如果要維持電路振蕩,必須保持Zc 的實部與R1 之和是零或者負值,這就對gm 的值提出了要求。

      gm 的*小值可以用以下方法估計:

      忽略Ribias和Cp ,設定Cl1 = Cl2 = C , Zc 即可簡化成:

      Zc 實部的值要大于等于R1,所以有:

      根據上述條件設定晶振部分電路各器件參數,以滿足晶振起振條件后,晶振輸入輸出端XIN 和XOUT 分別會產生相位相反的正弦信號。

    圖3  晶振電路的等效電路

    圖3  晶振電路的等效電路

      2. 2  比較器部分的電路分析

      電路中的比較器電路結構如圖4 所示,晶振產生的兩個幅度相等相位相反的信號作為輸入進入比較器輸入。

    圖4  比較器電路。

    圖4  比較器電路。

      M1 - M4 構成偽電流源差分放大器,M5 和M6用來提高輸入管M3 和M4 的gm ,M7 和M8 是用輸出電壓作為其柵極電壓,從而控制M3 和M4 的連接與否。當V IN > VOUT時,M3 的漏電流大于M4 上的漏電流,而M1上的電流鏡像到M2上,于是M2上的電流大于M4 上的電流,多余的電流將流進反相器1 ,由于反相器的輸入電容,電流轉化成電壓,此時可以認為是數字高電平1 ,那么輸出也即為高電平,M7管導通,M5 增加了M3 的gm ,進一步增加反相器1的輸入電壓,從而使得輸出高電平更穩定;反之,當V IN < VOUT時,M3 的漏電流小于M4 上的漏電流,同樣M1 上的電流鏡像到M2 上,于是M2 上的電流小于M4 上的電流,因此反相器1 的輸入電容放電補充這部分電流,此時可以認為反相器1 的輸入電壓是數字低電平0 ,那么輸出也即為低電平,M8 管導通,M6 增加了M4 的gm ,從而將反相器1 的輸入電壓下拉至更低電平,從而使得輸出低電平更穩定。

      由于比較器電路的輸入電阻趨于無窮大,所用工藝下輸入電容數量級為f F , 因此整個電路與晶振電路連接時不會對晶振電路造成影響。

    現分析其具體性能如下:

      *大輸出電壓為:

      *小輸出電壓為:

      比較器的傳輸時延為:

     

      其中Id (M4) 是M4 管的漏電流,由于電路采用的偽電流源的結構,所以M4 管的漏電流允許很大,所以使得比較器的傳輸時延可以很短。

     C 是M4 管源端的結點電容,即:

      Cin 是反相器的輸入電容。

      比較器的頻率響應可以表示為:

      其中

      3  電路設計及仿真

      圖2 所示電路搭建仿真模型用Hspice 進行仿真。圖2 中需要給電路提供一個直流電平,所以在OUT 端連接一個PMOS 管,其源端接電源,漏端和柵端接在OUT 點,作為一個等效電阻??紤]到圖1 中NMOS 管的gm 大小的限制,經過計算取WPL =2μP8μ,其gm = 9. 5μs.負載電容Cl1 和Cl2 取10μ,以確保晶振的振蕩頻率為32. 768kHz , 在實際仿真中可以對負載電容進行調整以獲得準確的振蕩頻率。Ribias 一般取10M 到25M 之間,當Ribias 增大時,NMOS 管的反相放大器的增益增大,此時振蕩器的起振時間變小。另外,仿真時為了讓電路起振需要在IN 端給一個電流擾動。該部分的仿真結果如圖5 所示,IN 和OUT 兩端正反饋過程明顯,從而產生相位相反的正弦信號。

    圖5  晶振電路部分IN 和OUT端的電壓波形

    圖5  晶振電路部分IN 和OUT端的電壓波形

      圖4 中要求比較器有較高的增益,帶寬超過32. 768kHz ,根據給定的輸出*大*小值和傳輸時間設計好各個管子的寬長比后,仿真得到如圖6 所示的比較器的傳輸曲線。

    圖6  比較器的傳輸特性曲線

    圖6  比較器的傳輸特性曲線。

     由圖6 可測得,VOH = 1. 738V ,VOL = 2. 46mV ,失調電壓VOS = 21. 28mV.

      將圖2 晶振部分與圖4 比較器部分連接后仿真,輸出的時鐘波形如圖7 所示,可以看出其起振時間為625μs ,由于采用的偽電流結構和M5~ M8 的作用,其上升時間僅為0. 017μs , 下降時間僅為0. 008μs.對比用反相器作為整形電路的結構,其起振時間為2ms ,如圖8 所示,其終輸出的時鐘波形也比用比較器結構的差,例如失真度較高,盡管反相器的管子的寬長比很大,波形的上升時間和下降時間也很長,而且它的低電平部分不能完*到達0V.

    圖7  晶振整體電路的輸出時鐘波形

    圖7  晶振整體電路的輸出時鐘波形

    圖8  用反相器整形后輸出時鐘波形。

    圖8  用反相器整形后輸出時鐘波形。

      通過仿真可得,該電路的功耗為2. 4292μW.

      綜上所述,比較器電路的仿真結果如表1 所示,整個晶振電路的仿真結果如表2 所示。

    表1  比較器電路仿真結果。

    表1  比較器電路仿真結果。

    表2  整個振蕩電路仿真結果

    表2  整個振蕩電路仿真結果

      4  結束語

      提出了一種用于實時時鐘RTC 的32. 768kHz 集成晶體振蕩電路的實現方法,采用晶振和比較器的結構,文中分別給出了這兩部分的具體電路和分析,并使用Hspice 對所設計的電路進行仿真,從而驗證了該電路起振時間短,波形穩定,功耗低等特點。

    • 選型參考
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